SDRAM
Synchronous Dynamic Random-Access Memory (disingkat SDRAM, bahasa Indonesia: memori akses acak dinamis sinkron) adalah jenis memori akses acak dinamis semikonduktor yang operasi antarmuka pin eksternalnya disinkronisasikan secara langsung dengan sinyal detak (clock signal) bus sistem komputer.[1]
Cip DRAM yang diproduksi sejak awal dekade 1970-an hingga awal 1990-an (seperti FPM DRAM dan EDO DRAM) menggunakan antarmuka asinkron, di mana sinyal kendali langsung memicu sirkuit internal dengan penundaan rambatan gelombang semikonduktor. Sebaliknya, antarmuka sinkron pada SDRAM menunggu transisi sisi naik pulsa clock sebelum merespons perintah kendali masukan. Hal ini memungkinkan penerapan teknik pipelining instruksi dan interleaving pada beberapa bank data internal independen, menghasilkan kecepatan transfer data yang jauh melampaui batasan DRAM asinkron klasik.[2]
Sejak kemunculannya secara komersial pada pertengahan dasawarsa 1990-an, seluruh generasi memori utama modern yang distandardisasi oleh JEDEC, mulai dari SDR SDRAM klasik, keluarga DDR SDRAM (DDR1, DDR2, DDR3, DDR4, DDR5, hingga DDR6), format grafis SGRAM dan GDDR SDRAM, serta memori perangkat bergerak LPDDR, merupakan evolusi berbasis arsitektur dasar SDRAM.[3]
Sejarah
[sunting | sunting sumber]
Meskipun prototipe DRAM berdetak telah digunakan pada sejumlah mikroprosesor era 1970-an, industri beralih ke desain asinkron selama hampir dua dekade demi menekan kompleksitas sirkuit. Pada akhir 1980-an, IBM merancang DRAM berpensinyalan tepi ganda, namun masih berbasis arsitektur non-sinkron.[4]
Cip SDRAM komersial pertama di dunia adalah KM48SL2000 berkapasitas 16 Mbit yang dikembangkan oleh Samsung Electronics berbasis proses fabrikasi CMOS pada tahun 1992, dan diproduksi massal mulai tahun 1993.[5] Standardisasi formal oleh JEDEC dirampungkan pada tahun 1993.
Pada tahun 1996 hingga awal 2000-an, adopsi massal modul SDRAM laju data tunggal (SDR SDRAM) mendominasi pasar komputer pribadi melalui dukungan platform chipset prosesor Intel Pentium, Pentium II, Pentium III, serta AMD Athlon. Pada akhir 2000, JEDEC menetapkan standar generasi pengepaman ganda (DDR SDRAM) yang mentransfer data pada sisi naik dan turun clock secara bersamaan, secara bertahap menggantikan SDR SDRAM di pasar global.[6]
Karakteristik dan prinsip kerja
[sunting | sunting sumber]Peningkatan performa SDRAM bertumpu pada tiga mekanisme arsitektural utama:
- Penyaluran bertingkat (Pipelining): Pengontrol memori dapat mengirimkan instruksi baca atau tulis baru ke chip sebelum operasi perintah sebelumnya selesai diproses. Pada operasi pembacaan beruntun, aliran kata data keluar secara berkesinambungan setiap siklus clock setelah waktu tunda latensi CAS awal terlampaui.
- Pembagian bank memori ganda (Bank interleaving): Matriks penyimpanan internal dibagi menjadi dua, empat, atau lebih area independen yang disebut bank. Saat satu bank sedang menjalankan siklus pra-pengisian tegangan (precharge), bank lain dapat menerima perintah pembacaan atau penulisan data aktif, mengeliminasi waktu menganggur (idle state) bus data.
- Mekanisme semburan (Burst mode): Dengan satu permintaan alamat baris dan kolom awal, sirkuit pencacah internal modul dapat mengeluarkan serangkaian kata data berturut-turut (panjang semburan 1, 2, 4, 8 kata, atau satu baris penuh) pada bus DQ tanpa perlu mengirimkan alamat kolom individual berulang kali.
Sinyal kendali utama
[sunting | sunting sumber]Operasi antarmuka dievaluasi pada setiap transisi naik gelombang sinyal clock utama (CLK) dengan mempertimbangkan kombinasi logika aktif-rendah (active-low):
- CKE (Clock Enable): Pengaktif detak. Saat bernilai rendah, sinyal detak dibekukan secara internal guna mengaktifkan mode hemat daya (power-down atau self-refresh).
- CS (Chip Select): Pemilih cip memori target.
- RAS (Row Address Strobe): Sinyal bit perintah pengaktifan baris (membuka baris sel memori).
- CAS (Column Address Strobe): Sinyal bit perintah pemilihan kolom data.
- WE (Write Enable): Sinyal pembeda instruksi tulis (aktif rendah) atau instruksi baca (tinggi).
- DQM (Data Mask): Penutup jalur data I/O untuk mencegah penulisan atau pengeluaran muatan data pada pin DQ.
Tabel pengodean instruksi SDR SDRAM
[sunting | sunting sumber]Kombinasi nilai logika sinyal masukan menghasilkan operasi standar JEDEC berikut:
| Perintah | CS | RAS | CAS | WE | BA0, BA1 | A10 | A0–A9, A11 |
|---|---|---|---|---|---|---|---|
| Tanpa Operasi (NOP) | L | H | H | H | X | X | X |
| Aktifkan Baris (Active) | L | L | H | H | Bank | Alamat Baris | |
| Baca (Read) | L | H | L | H | Bank | L | Alamat Kolom |
| Baca dengan Pra-isi Otomatis | L | H | L | H | Bank | H | Alamat Kolom |
| Tulis (Write) | L | H | L | L | Bank | L | Alamat Kolom |
| Tulis dengan Pra-isi Otomatis | L | H | L | L | Bank | H | Alamat Kolom |
| Pra-pengisian Satu Bank (Precharge) | L | L | H | L | Bank | L | X |
| Pra-pengisian Semua Bank | L | L | H | L | X | H | X |
| Segarkan Otomatis (Auto Refresh) | L | L | L | H | X | X | X |
| Muat Mode Register (LMR) | L | L | L | L | 0, 0 | Kode Mode Pengaturan | |
Keterangan: L = Logika Rendah (0 V), H = Logika Tinggi (3,3 V), X = Nilai sembarang / tidak berpengaruh.
Standar generasi laju data tunggal (SDR SDRAM)
[sunting | sunting sumber]Generasi awal SDRAM mentransmisikan satu kata data 64-bit per siklus clock bus pada modul antarmuka DIMM 168-pin bertegangan operasi 3,3 V (menggunakan dua celah pemandu mekanis):
- PC66: Bekerja pada frekuensi 66,66 MHz dengan lebar pita puncak teoritis 533 MB/s; umum dipasangkan pada lini prosesor Intel Pentium MMX, Pentium II awal, dan Celeron berbasis FSB 66 MHz.
- PC100: Bekerja pada frekuensi 100 MHz dengan lebar pita puncak 800 MB/s. JEDEC dan Intel menetapkan spesifikasi ketat untuk ketahanan integritas sinyal rangkaian PCB pada era Intel Pentium III dan AMD K6-2.[7]
- PC133: Standar resmi tercepat untuk varian SDR yang beroperasi pada frekuensi 133,33 MHz dengan lebar pita puncak mencapai 1.066 MB/s (1,06 GB/s), umum digunakan pada masa akhir platform Pentium III dan AMD Athlon Socket A.
Arsitektur prefetch pada generasi penerus
[sunting | sunting sumber]Peningkatan kecepatan SDRAM modern dibatasi oleh karakteristik fisik sel kapasitor DRAM yang membutuhkan jeda waktu pemulihan penginderaan baris. Untuk melipatgandakan laju transmisi pita lebar tanpa memaksakan sirkuit inti silikon berdetak pada frekuensi yang tidak stabil, arsitektur DDR SDRAM memperkenalkan mekanisme pengambilan data awal (prefetch buffer):[1]
- SDR SDRAM: Arsitektur 1n-prefetch (1 kata data per akses inti).
- DDR SDRAM (DDR1): Arsitektur 2n-prefetch (2 kata data diakses sekaligus, ditransmisikan pada sisi naik dan turun clock).
- DDR2 SDRAM: Arsitektur 4n-prefetch (bus eksternal beroperasi dua kali lebih cepat dari clock inti).
- DDR3 SDRAM & DDR4 SDRAM: Arsitektur 8n-prefetch (DDR4 menambahkan modulasi fungsional grup bank).
- DDR5 SDRAM: Arsitektur 16n-prefetch dengan modul terbagi menjadi dua subkanal mandiri 32-bit.
- DDR6 SDRAM: Direncanakan menggunakan modul empat subkanal mandiri dengan dukungan modul kompresi datar CAMM2.
Varian khusus
[sunting | sunting sumber]- SGRAM (Synchronous Graphics RAM): Varian SDRAM porta tunggal khusus subsistem kartu grafis pada era 1990-an dengan fitur akselerasi perenderan 2D/3D (penulisan blok dan topeng bit).
- GDDR SDRAM: Cabang turunan berkecepatan tinggi yang dioptimalkan khusus untuk pemrosesan paralel kartu grafis (GPU), berkembang dari GDDR1 hingga standar GDDR6 dan GDDR7.
- High Bandwidth Memory (HBM): Format SDRAM dengan susunan keping silikon tiga dimensi (3D-stacked DRAM) yang menawarkan bus data selebar 1024-bit per tumpukan untuk akselerator kecerdasan buatan dan pusat data.
Lihat pula
[sunting | sunting sumber]Referensi
[sunting | sunting sumber]- 1 2 Jacob, Bruce; Ng, Spencer W.; Wang, David T. (2008). Memory Systems: Cache, DRAM, Disk (dalam bahasa Inggris). Morgan Kaufmann. hlm. 324–335. ISBN 978-0-12-379751-3.
- ↑ Darche, P. (2020). Microprocessor: Prolegomenes – Calculation and Storage Functions (dalam bahasa Inggris). John Wiley & Sons. hlm. 59–62. ISBN 978-1-78630-563-3.
- ↑ "Sejarah dan Evolusi Perkembangan Memori RAM dari Masa ke Masa". Jagat Review. 2020-04-15. Diakses tanggal 2026-09-24.
- ↑ Kalter, H. L.; Stapper, C. H. (1990). "A 50-ns 16-Mb DRAM with a 10-ns data rate and on-chip ECC". IEEE Journal of Solid-State Circuits (dalam bahasa Inggris). 25 (5): 1118–1128. doi:10.1109/4.62132.
- ↑ "Electronic Design". Electronic Design (dalam bahasa Inggris). 41 (15–21). Hayden Publishing. 1993.
The first commercial synchronous DRAM, the Samsung 16-Mbit KM48SL2000, employs a single-bank architecture that lets system designers easily transition from asynchronous to synchronous systems.
- ↑ "Samsung 30 nm Green PC3-12800 Low Profile 1.35 V DDR3 Review". TechPowerUp (dalam bahasa Inggris). 2012-03-08. Diakses tanggal 2026-09-24.
- ↑ "Mengenal Standar Memori PC100 dan PC133 Era Pentium III". detikinet. 2008-01-20. Diakses tanggal 2026-09-24.